Das Design eines TAS-Schedules erfordert das Loesen eines NP-schweren Optimierungsproblems: 16 Switches muessen so synchronisiert sein, dass Lenkbefehle das Fahrzeug ohne Egress-Pufferzeiten durchqueren. Dieser Artikel beschreibt Synthese-Algorithmen und Registerkonfigurationen.
Die Gate Control List (GCL) steuert das Oeffnen (o) und Schliessen (C) der 8 Ausgangs-Warteschlangen innerhalb des Zyklus (z.B. 500 µs). SMT-Solver berechnen ueberlappungsfreie Zeitschlitze fuer kritische ADAS-Datenstroeme.
Die Bereitstellung erfordert das Schreiben in Standard-802.1Qbv-Register: `AdminBaseTime` (Start-Zeitstempel in PTP-Nanosekunden), `AdminCycleTime` (Intervall, z.B. 500.000 ns) und die GCL-Tabelle. Der Switch aktiviert den neuen Schedule stoerungsfrei und atomar.